为什么原来说 7 nm 是半导体工艺的极限，但现在又被突破了？ 第1页

1) 根据ITRS的报告，至2030年，半导体工艺节点将达到2/1.5nm(采用Vertical Gate-All-Around和Monolithic 3D技术)，从数字上看大大超越现在的7nm技术，但需要说明一下工艺节点名称的意义，半导体工业界对逻辑产品（MPU/ASIC）工艺节点（technology node)的命名在相当长一段时间内用的是contacted metal line的half pitch，即带有接触孔的金属线的边到边距离的一半，可视为金属线宽，MOS元件的栅长度会更小。近几年随着新型器件的步入市场，这个定义也发生了变化，以14/16nm FINFET工艺为例，其contacted metal line的half pitch为28nm，而非标称的14/16nm，所以从FINFET工艺起，节点名称只具有象征意义，ASML针对node name和实际process的差异给出了一个估算公式: Standard Node=0.14*(CPHP*MMHP)^0.67。[1][2][3]

2) 再说说工艺极限这个话题的历史，早在1972年，CalTech的B. Hoeneisen和C. A. Mead(著名的Carver Mead)就撰文预测过半导体工艺的极限，提出MOSFET的栅极长度不能小于20nm，栅介质厚度不能薄于5nm，否则源、漏极将发生严重穿通导致漏电，栅极介质发生隧道效应导致漏电，使得电路和芯片失效。 [4]

3) 事实的确如此吗？

以Intel 65nm节点为例，其栅极介质（SiO2）厚度仅为1.2nm。而目前的14nm/16nm节点，其栅极长度仅为24nm，预计从10nm节点开始，栅极长度将低于20nm。这并非打脸（大牛的脸也不敢乱打），只是在技术不断发展中人们找到了新的方法来突破原先预测的极限。 [2][5]

4）如何做到的？

对短沟道效应，提高沟道杂质浓度、使用超浅结或抬升结可有效避免之，但这有可能提高MOSFET的阈值电压、降低漏极击穿能力。虽然可通过减薄栅极介质厚度的方法降低阈值电压，但同时又带来2）中所述的栅极漏电的问题。于是，从45nm节点开始便进入high-k时代，即采用高介电常数的栅极介质同时增加其厚度，则可获得低阈值电压、低沟道漏电、低栅极漏电的良好折中（同时使用90nm节点引入的应变硅技术）。[5][6]

5）14nm有什么新特点？

实际上从22nm节点开始便已进入元件结构的3D时代（Intel， Tri-Gate），比之前述的65nm、45nm节点，此时的元件具有更佳的开关特性、更大的驱动电流、更小的漏电流、更低的功耗。而14nm节点使得同样性能的芯片面积减小几乎近一半。 [7][8]

6）还能不能进一步缩小？

换句话说，摩尔定律还能持续多久？如同解决1972年预测的极限，当前也有若干方案在同步进行，如GAA(Gate-All-Around)、3D堆栈、化合物半导体材料及元件、2D半导体材料及元件等等。根据ITRS 2015的报告，预计在2030年之前，摩尔定律的步伐依然稳定。 [1]

7）还有新的困难吗？ 有。虽然目前有多种备选方案（More Moore/Beyond CMOS），但工业化不是做几颗样品，而是需要稳定良率的大量生产，且需要控制生产成本，所以未来何去何从，仍需要广大科学家、工程师和从业者的不断努力。[1]

让我们踩着巨人的肩膀继续前行吧。

[1] ITRS 2015 Executive Report

[2] ITRS 2011 Executive Summary

[3] Technology and Cost Trends at Advanced Nodes

[4] Fundamental limitations in microelectronics - I. MOS technology

[5] The Roadmap to Success: ITRS 2013 Update

[6] Gate Dielectric Scaling - Integrating Alternative High k Gate Dielectrics

[7] Intel’s Revolutionary 22 nm Transistor Technology

[8] 14nm Process Technology: Opening New Horizons