如何反驳一些人提出的「海思芯片只是吃了制程红利，实际芯片设计水平几乎没有」这样的说法？ 第1页

什么叫实际设计水平？按照这些人的逻辑，所有fabless都是如此！

芯片设计领域基本都是用Verilog或者VHDL。芯片设计的思想过去几十年都没有大的变化，很多复杂的设计确实都是靠工艺往前推，这很正常，工艺越先进，standcell的cell delay越小，net delay也越小，在同等设计下，芯片可以工作在更高频率的时钟下；在同样的时钟频率下，芯片可以经过更复杂的组合逻辑运算。在55纳米和65纳米工艺下，不用多级流水线技术，想跑2G的时钟主频跑得了吗？不用多级流水线，即便所有逻辑用standcell来搭，都达不到，2G时钟，意味着时钟周期只有0.5纳秒。看看常用的加法器、异或门、与非门在55/65纳米工艺下cell delay有多大就知道了。2G时钟周期只有500ps，而一般组合逻辑cell delay在55工艺下都是几十ps到一百多ps，加上时钟setup/hold的margin以及OCV的设置，根本不能跑稍微复杂的组合逻辑。用流水线技术，不考虑面积但还可以，考虑面积和功耗，根本支撑不了这么设计。正是工艺的提升，才给设计留有了更多的空间、更多的余地，能够让designer更加从容的考虑功耗、面积、时序的影响。而且越先进的工艺，对后端设计考验越大，28纳米以上工艺和以下工艺简直就是两个世界！14/16纳米工艺使用finfet技术，基本28纳米以上好多经验都用不上了。越先进的工艺因为功耗和高速电路的影响越考验芯片整体的架构设计、功能设计、后端设计。谁敢大言不惭的说能够设计7纳米以下工艺芯片的公司没有实际芯片设计水平，是吃制程红利？是哪些键 盘侠？

海思没有自己的fab厂，又不是自己搞了2nm的产线吊打别人家的5nm芯片，何来制程红利一说？

所以这个提问就问的莫名其妙。

那高通又是什么牛马

数字芯片确实很多地方是自动布线的，比如SRAM缓存。但是你要高性能，有些地方就不得不手动布线。比如，时钟树。

怎么样保证整个时钟信号链路都是低抖动的？抖动小有助于提高整个芯片的工作频率

怎么样做到低功耗？要低抖动往往要付出功耗的代价

能不能做到时钟电路近乎无级的调节频率？时钟电路本身和数字电路的功耗都和时钟频率高度正相关。在不需要高性能的时候，降低时钟频率能非常有效的减少CPU的功耗。

最后，时钟电路降低频率的时候，能不能近乎无级的降低时钟电路的供电电压来降低功耗？甚至跳过一些PLL环节来降低功耗？

代工厂会给出标准的时钟电路做参考。但是要把工艺潜力发挥出来，做到尽可能低功耗 低抖动的时钟电路，那就老老实实放弃自动布线，自己亲自动手设计（所谓的手工布线）

华为宣传过自己的CPU是用了手工布线，大概率就是时钟这种关键电路重新设计而不是用自动布线或者照搬厂家参考。结果还被有些人嘲笑说落后。

呵呵