与 7nm 工艺非常相似的中芯国际 N+1 工艺芯片流片和测试成功，意味着什么？ 第1页

SMIC N+1工艺是等效浸没式DUV的7nm，相比TSMC N'7的密度规格和微电性能几个方面都有显著差别；

另外，Fab经典经济模型在短期不容易成立，如今SMIC代工芯动科技的流片项目，良率指引还未公布，由于产品家族高低搭配不旺盛使其下线的部分瑕疵die也难作它用（比较一下INTC Core i那几款搭配）；

目前的规格比较是，N+1工艺对比SMIC 14nm功耗降低57%、逻辑面积小了63%、SOC面积减少55%。

中国工程院的吴老师说过：193nm光刻支撑了过去时代工艺的发展，进入7nm节点后，EUV便成为关键，EUV光刻目前仍面临光源、光刻胶和掩膜版等方面的难题需要解决。比如掩膜版，过去掩膜的整体产率约94.8%，但EUV仅64.3%左右，而且比复杂光学掩膜还贵3到8倍。尽管业界已经在研究纳米压印、X光光刻、电子束直写等先进光刻技术，但是距离投入使用，估计还要3年以上。

所以工艺面临的三个挑战是，制造基础的光刻技术、核心新材料和新工艺以及良率提升这个终极挑战。下面这个图是描述从22nm开始的后摩尔定律时代里衍生的四个方向。

但逻辑器件技术发展就呈现了三个趋势：

一是结构方面：目标是增加栅控能力，以实现更低的漏电流，降低器件功能功耗。实现手段包括由平面结构转向立体，三维晶体管结构（如FinFET）成为主流器件技术；

二是材料方面：目前是增加沟道的迁移率，以实现更高的导电电流和性能；实现手段包括沟道构建材料由硅转变成非硅并成为主流，如Ge、三五族高迁移率沟道材料，GeSi源极/漏极应变材料等；

三是集成方面：类似平面Nand转向3D Nand闪存，未来的逻辑器件也会从2D集成技术转向3D的堆栈工艺。

吴老师也提到，此外后摩尔定律时代出现了市场碎片化的特点，中小企业商机大，创新空间大。在20nm以下节点，先进产能仅占12%，20nm以上节点还有巨大的市场和创新空间。

专职吹牛逼的来自问自答一波哈哈哈

第一，国内有任何一家企业敢于说自己在去A的同时良率及格嘛？

没有，而且连相对古老的90-150纳米制程都尚且不能做到90%国产化，更别提22-40纳米了。

所以，谁家要是愿意烧钱把纯国产设备的fab的良率和稼动率提高到能盈利的地步，不说了，你是我爸爸。这一步目前需要至少几百亿。比较适合投的第一个节点是90-150纳米，目前台湾人在大陆的立的记录是80%左右。谁能出钱提到100%？

第二，N+1有什么用？

按照目前的情况计算，估计SN1月产能还是K为单位计算，而且从已经有的14ff转N+1，还是有一定的生产损失。

N+1的产量上不去，那么做出来了也是白搭，smic是要恰饭的，恰饭的前提是要卖出去，卖出去的前提是能生产出来，这又回到了第一条。这也就是为什么smic的老兄不愿意沸腾的主要原因。某D2000的教训不够深刻？

第三，情况真的有我说的那么严重吗？

从目前情况来看，其实比较乐观，毕竟大洋彼岸最近才加了一个intel的fab42，intel自己都要预订台积电的3nm 保命了。

所以够不够用这个问题上没什么问题。关键是良率。。。。但是设备还是去不了A。

第四，去A的Arfi啥时候能出来

这个我不知道，不过我想推荐一本书，读一读还是蛮有意思的。

除了制程先进之外，还有一个指标WPH，指的是每小时的工作效率，这个指标过低就是之前某些弯道超车的玩意得死穴。ASML最近的ArF新机器已经提到超过300WPH了。10秒一片晶圆，在单位时间之内，公司的基础支出是一定的，那么生产的成本只随着物料数量的增加而增加，

比如说每小时烧100万，你一个小时生产6片，人家生产300片，你得成本可以近似看做是人家的五十倍。长此以往呢？

另外还需要考虑的是你得wafer或者lot上的良率在初期也不如别人。那可能是上百倍的差距了。这上百倍的差距需要拿人堆出来。