为什么不能把桌面版的 CPU 做的很大，从而来提升性能？ 第1页

这种问题以前也有很多讨论，这里也顺带提一下吧。

首先关于CPU面积大了会有哪些问题，我记得我以前有个回答写过：

简单来说就是，面积越大，相对良率会越低，而且影响程度还很大

这三张图片应该是非常直观了，Die的面积越小，相对来说良率会越高，会有更多有效的Die。

而CPU的Die面积越大，对良率的打击是非常明显的。

我之所以要把这些写在最前面，是因为不管是intel还是AMD，都是商业公司，要卖CPU要赚钱的嘛，不可能不要成本的去量产大量的处理器对吧？而卖的太贵了客户不一定愿意买账。

所以从成本这个角度上来看，CPU的Die的面积是不能想堆到多少就堆到多少的。

AMD为了避免Die的面积过大造成的各种问题，选择多核处理器这边就采用CCX模块和IF总线来堆核，如下图所示的3990X（ZEN2的EPYC也是这样的），就是一个IO Die加上八核CPU Die组成的，每个CPU Die有八核，所以一共有64核

而intel这边主流依旧保留着单Die多核的传统，即使是新发布的Icelake-SP，也是单Die 40核，面积就会非常的大，这样的优势据说是多路互联方面，现在EPYC只能双路拓展，而Xeon却能最高八路拓展。

不过intel也有胶水Xeon，比如说铂金9282，这就属于胶水了两个28C的XCC Die。

另外从目前的物理极限来看，CPU Die也不能无限堆大，这个在狼哥的文章里面也有提到过（末尾有链接），

因为即使门延迟到达最理想状态下，即完全忽略，电信号以光速传输，在1GHz的情况下，电信号只能有效传播30cm，再远就会有相位差。而目前最大的晶圆也仅仅是直径300mm，也就是说频率1GHz下，为了保证芯片内集总参数电路的特性，最大的晶圆也只能跑一趟单向

而如果频率到达5GHz，这个值就会变成6cm，10GHz则只能1cm

这已经是接近扯淡的最理想的情况了，实际要复杂不知道多少。

还有一方面，

题主所说的堆晶体管，是堆什么方面？

因为对于寸土寸金的CPU Die来说，晶体管可以堆在很多地方，可以堆在对性能有提升的地方，也可以堆在对性能提升忽略不计的地方，堆了会使得面积增长，但是性能不一定增长。

也就是说堆晶体管是手段，而不是目的。

所谓的“堆料”，可以分两个方向，

一个方面为改架构，这是提升IPC的一种途径（当然得是有效的修改），改架构不一定提升IPC，但是不改就没法提，至于说能提高多少，这个考验架构师们的水平，

微架构变宽、执行单元变多、Buffer、Cache变大，都需要晶体管来堆，

像十一代酷睿对比十代酷睿就是在制程不变的情况下修改了架构，CPU和核显架构都做了修改，

CPU架构由Skylake修改为Sunny Cove，

核显由Gen9.5升级Gen12

这就造成了CPU Die的面积达到了280mm²，CPU核心数还只有八核，核显32EU(当然这里面也还有PCIe4.0这些相应模块等等带来的面积增加)，

而十代酷睿的CPU和核显都是老一代架构，所以Die的面积只有200mm²左右，但是CPU却有十核心，核显24EU，

这样造成的结果就是，十一代酷睿对比十代酷睿单核性能大幅度提升，同时由于增加了不少的晶体管，然后这次默认电压也高，所以八核的功耗也变得不比十核低，

其实这属于一种妥协，最好的还是微架构发展的同时制程也跟着发展，这样能降低对良率的影响程度和降低功耗。

即使是微架构改进，也不能无限堆规模，首先需要考虑的是能耗比和面积的问题，毕竟你要堆那么多执行单元，它就要晶体管去堆，就会让面积变大，还需要做功，就会产生功耗，如果没有合适的制程以及相应的市场，微架构规模是不能一步就堆到很大的，又比如说X86这边的架构因为历史包袱的问题前端解码这里还不能任性堆，像苹果那样的ROB堆到630，前端堆到八解码，后端也巨宽，不是谁都模仿得来的。

第二个方面可能比较接近题主所想，就是堆核。

前面说了考虑到成本和技术，CPU的核心面积是不能无限堆大的，越大功耗还越高，散热也是一笔成本啊，

目前单Die核心数最多的应该是ARM这边专门供服务器的那种，我记得好像是有80C，但是我之前没有关注过面积之类的参数，不过A76规模比较小，面积估计不会特别大

AMD那种堆核方式相比于单Die多核来说成本会相对更低，即使这样，目前也只堆到了单CPU最高八CPU Die，核心数上到64核，有传言ZEN4的时候EPYC会堆到96核，

胶水路线确实可以在单Socket集成更多的CPU核心数，这应该是目前最实惠的堆核手段了。

就目前的情况来看，需求超过了目前的单Socket ，也并不是没有解决方法了，堆多路算是一种缓解方法，

前面说了EPYC最高可双路，Xeon最高可八路，多路CPU能带来巨大的吞吐量，不过核心数/节点越多 Cache一致性等这些问题带来的坏影响也极难搞定，

目前多核CPU有所局限，多路CPU也有所局限。

对了，还有一个跨核心通讯延迟问题也不可忽视。

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参考

1. ^ https://zhuanlan.zhihu.com/p/30409360
2. ^ https://zhuanlan.zhihu.com/p/29767262