如何看待 Intel 10nm 桌面处理器延期到 2021 年？ 第1页

先说原因，是因为Intel在一个时间点导入了3个牛技术来技改产线，且都失败了：

a. SAQP, TSMC从2-3-4走了3年多，Intel直接从SADP(2次曝光)跳升SAQP(4次曝光)，跳劈叉了。

b. COAG, 把pitch长度缩短提高集成度，金属接触就对不齐了，良率跳水。

c. 钴代铜银，扑街 ：）

- 另外，以及还有一个问题是EUV的ROI，同样产量情况下，流水线占地面积大四倍，想象一下clean room每天要过滤的空气体积吧。光刻机+4倍厂房扩建投入，已经是负经济效益了；厂房成本影响很大…，所以Samsun和SK决定打死也不搞1z(10nm)以后的节点了，EUV能拖就拖，大家省capex才有年终奖可以拿，否则，3-5年的基建分摊搞到大家要饭去了。

另外多说一句钴代铜失败的问题，虽说Intel已经把与晶栅极接触的钨金属层替换成钴金属层，10nm工艺的M0和M1也彻底更换成了钴，但随着良率跳水，钴互联的产线所剩无几，钴材就主要做interposer了；

Intel当年技改钴材产线是期望自产工艺能一步打通到3nm甚至更微缩的节点，解决铜和钨难以继续微缩的临界尺寸问题，尤其是栅极导线(包括通孔导线)成为FinFet结构的主要瓶颈了(漏电/隧穿)，当年雄心勃勃希望在10nm节点的部分互连层上导入钴材…尤其在最底部两个层导入，预期是5X-10X电子迁移率改善…另外再降低2X的通路电阻；但说来话长，钴互联实际电阻率好像加大了不止1倍吧？好像还得再去换薄壁材料降阻值，所以现在钴用途就主要做中介层了。

如今10nm跳票了5年/6年，期间因为坚持上述技改工艺的路线，导致10nm成为不能代工的，那么IDM自产，评估因素就多，改造和点亮新产线还要做新的capacity planning（年计），而最终，上面当初提的3项牛技术，合在一起反而把良率搞到零%去了。其实，当下30nm MMP铜互连可以满足10nm-7nm节点的要求，但INTC战略预期更长…于是冒进的改了整个产线，重新投资换了大量机台和电化学设备…

另外10nm跳票，虽然并不止是卡在产能周期的问题，但我们知道所谓Capacity planning一贯是以年计单位的，如今选择TSMC代工相比再把封存的旧设备上线，前者会更快的平衡供需。

其实到这个工艺节点，成本已经十分苛刻了，近一年工艺节点的几次shrink，10nm节点的单位晶体管面积相对于上一代节点缩小了37%，而到了7nm节点，它相对10nm节点单位晶体管面积缩小变成了20%-30%左右。其实这就意味着在最新的工艺节点，即使不考虑一次性成本，平均成本的下降也变小了－－－须知摩尔定律的主要动力就是成本下降，然而，在一次性成本快速提升但平均成本却下降有限的时代，摩尔定律的进一步发展动力就不那么强了的。

另外，随着NRE成本的上升，也意味着芯片的出货量只有足够大才能把一次性成本平均掉达到break even点。这就使得只有手机芯片之类出货量巨大，对平均成本非常敏感而又希望芯片性能能定期升级的品类才会使用最新工艺。

而且，除了一次性成本在快速上升之外，晶体管的集成度在随着特征尺寸缩小的同时上升速度也在减缓。这是因为之前的特征尺寸缩小比较“实诚”，最小栅长、最小金属线宽都在同步以相同比例缩小，而在16nm以下的时候特征尺寸缩小往往只是指栅长缩小，最小金属线宽缩小的倍数并没有这么大。所以呢，这就导致了实现相同功能的芯片随着特征尺寸缩小其芯片面积缩小倍数没那么大了的。

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补充：Intel在6月初的更新：随着Intel在本月开始出货10nm工艺处理器，Intel在先进半导体工艺上将转向14nm为主、10nm加速量产及推进7nm落地。除了这些工艺之外，Intel之前还有一些工厂是生产22nm工艺的，它们也不可能完全淘汰或者升级到7nm，所以2017年Intel推出了22FFL工艺。22FFL是Intel结合22nm及14nm FinFET工艺开发的一种改良版工艺，FFL中的L代表Low Leakage，漏电流更低，指标位于两种工艺之间，晶体管密度为1880万晶体管/平方毫米，略好于22nm工艺，但它的优势在于功耗低，成本也低，毕竟22nm工艺量产这么多年了。

刚刚看了下Intel的那个采访，Intel现在已经承认10nm是个失败的节点，不是Intel最好的工艺，表现不如14/22nm（特别是赚钱）

Intel现在的Flag是7nm节点上和竞争对手持平，5nm重新夺回领先。

如果顺利，Intel 7nm可能会和台积电5nm差不多，或者稍好些吧。 Intel 5nm可能2024来吧（当然极度顺利2023Q4吧 +2 Year那种）。5nm要领先的话目前看来压力很大，但是台积电也没聊过3nm 也不好说台积电N3是否还是大步进步。