制约开关电源频率提升的局限是什么？ 第1页

谢谢几个朋友邀请，我在这里简单的提一些我个人的见解，和大家一起分享。

首先明确下题主提问的范围，题主所说的中小功率场合，我理解为0-10kW, 高频理解为1-3Mhz。MIT Dr. David 和南航张之梁教授在研究超高频20Mhz的开关电路，但是由于功率仅局限于20W之内，所以不再讨论的话题之内（真实原因是我不懂，哈哈）。

类似于在微电子产业中著名的摩尔定律，从1970年开始，电力电子变换器的功率密度大约每十年增加一倍。这和功率半导体发展的轨迹密切相关，受益于硅器件封装和沟道结构不断的发展，开关频率已经推到了兆赫兹级别，被动元件的体积不断减小，变换器提高了功率密度，但是高开关频率带来的高开关损耗、高磁芯损耗使得整个系统损耗大幅增加，散热系统也随之增加，所以现在阻碍电力电子变换器功率密度进一步提高的技术屏障在散热系统和高频电磁设计，以及先进的功率集成和封装技术。为了维持这个功率密度的发展速度，很多电力电子前沿研究已经转移到散热基板研究，被动元件集成等方面的研究，所以题主你明白我的意思了吗？就算你现在把开关频率提到很高，功率密度也是被这些因素制约的。下面我稍微展开来说下：

1.开关损耗

开关损耗确实是限制因素之一，但是氮化镓器件的推出已经让开关损耗在1-3Mhz这个范围内变得可以接受，我下面附一张图片，这是三家公司推出的650V的GaN device，可以看出最好的管子开通损耗已经4uJ，关断损耗在8uJ(测试条件在400V, 12A)，还有一家叫RFMD的公司，其650V的管子基本可以和Transphorm平齐。而同电压电流等级的硅器件很多管子都还在以mJ为单位。

下面在贴出一张低压氮化镓和硅器件的比较，可以看出，总体来说，驱动损耗也会变得很小。

还有一点很重要，宽禁带半导体的工作结温很高，以目前的工艺来说，Sic的结温可以工作到200°，氮化镓可以工作到150°。而硅器件呢，我觉得最多100°就不得了。结温高，意味着相同损耗下，需要给宽禁带半导体设计的散热器表面积要小很多，何况宽禁带半导体的损耗本身还小。

但是开关频率的提高，往往只能使用QFN或者其他一些表贴器件减少封装寄生参数，这给散热系统带来了极大的挑战，原来To封装可以加散热器，减少到空气对流的热阻，而现在不行了。所以如果想在高频下工作，第一问题就是解决散热，把高开关损耗导出去，尤其是在kW级别，散热系统非常重要。现在学界解决这个问题的手段偏向于把器件做成独立封装，采用一种叫DCB的技术，用陶瓷基板散热，器件从陶瓷上表面到下表面的热阻基本为0.4°C/W（有些人也用metal core PCB, 但是要加绝缘层，热阻一般在4°C/W），而FR4为20°C/W。

总结一下，半导体不断在发展，开关损耗也在显著下降，而封装越来越小，现在来看，我们要做的是怎么把那些热量从那么小的表贴封装下散出去。

2.EMI和干扰

在我接触EMI前，很多老工程师以他们有丰富的EMI调试经验来鄙视我们这些菜鸟，搞的我一直以为EMI是门玄学，也有很多人动不动就拿EMI出来吓人。我想说EMI确实很难理解，很难有精确的纸面设计，但是通过研究我们还是能知道大概趋势指导设计，而不是一些工程嘴里完全靠trial and error的流程。我先给出结论，EMI确实和开关频率不成线性关系，某些开关频率下，EMI滤波器的转折频率较高，但是总体趋势而言，是开关频率越高，EMI体积越小！

我知道很多人开始喷我了，怎么可能，di/dt和dv/dt都大了，怎么可能EMI滤波体积还小了。我想说一句，共模和差模滤波器的没有区别，相同的截止频率下，高频的衰减更大！就算你高频下共模噪声越大，但是你的记住，这个频率下LC滤波器的衰减更大，想想幅频曲线吧。为了说明这个结论，我给出一些定量分析结果。这些EMI分析均基于AC/DC三相整流，拓扑为维也纳整流。我分别给出了1Mhz和500Khz的共模噪声，可以看出，500khz共模滤波器需要的截止频率为19.2kHz，1MHz为31.2kHz。

这张图给出了不同频率下共模和差模滤波器转折频率的关系，可以看出，一些低频点EMI滤波器体现出了非常好的特性。例如70Khz，140Khz。而这两个开关频率是工业界常用的两个开关频率，非常讨巧，因为EMI噪声测试是150KHz到30MHz。不过这个也与拓扑有关。

以上数据均基于仿真，虽然不能精确的反应EMI噪声的大小，但是趋势肯定是正确的。说了这么多，我只想表明，开关频率的选取相当有学问。如果要以高功率密度为设计指标，开关频率并不是越高越好，而是有一个最佳转折点。下面2张图给出了维也纳整流器和BUCK-type整流器的功率密度趋势，可以看出，最佳功率密度点不是一个开关频率。对那些拍着脑瓜选开关频率，解决EMI问题并且鄙视过我的老工程师，我还是怀有很大敬意的，但是我想说的是，如果真正想设计一台最高功率密度的变换器，详细的考证是值得的，还不是单纯依靠经验，况且经验背后也是一定有理论支持。

我不禁问个问题，都有EMI滤波器，EMI噪声都符合标准，为啥高频干扰大。难道大家在实际工程遇到高频干扰是个假象？不是的，举1个非常简单的例子，剩下的自己思考吧。

在输入电压较高的场合中，一般开关管驱动的都需要隔离。我们知道隔离后一端的地一般要接到悬浮开关管的源端，一般这一点的电平是跳变得，以氮化镓晶体管为例，这点电压变化率可以达到140kV/us。而隔离芯片前一端的地是与控制地连接的，你随便看看隔离模块电源的手册，原副边耦合的寄生电容一般在60pF左右，也是就说在高速开关瞬间，会产生大约6A的电流从副边的地通过电容耦合到原边，原边的地电平肯定瞬间产生尖峰，整个控制系统产生强烈的干扰。所以做高频的时候，隔离电源的地线千万不要平行的铺在2层PCB中，干扰效果会更加强烈。同时选隔离芯片的时候也需要注意一个参数叫做CM transient immunity（肯定会给的），这个参数最好大于开关瞬间，桥臂中点电平的变化速率。光耦隔离这个参数一般在30kV/us，磁耦在35kV/us，电容耦合在50kV/us（是不是绝望了，都比氮化镓低，硅器件一般在10kV/us,Sic 30kV/us）。

还有很多细节可以引起干扰，不过真的不是EMI噪声做的孽。

关于高频磁芯设计，我是真的写不动了，哪天有空写一下。

我先简单的把以上内容总结一下：

1.不是开关频率越高，功率密度就越高，目前这个阶段来说真正阻碍功率密度提高的是散热系统和电磁设计（包括EMI滤波器和变压器）和功率集成技术。

2.慎重选择开关频率，开关频率会极大的影响整个变化器的功率密度，而且针对不同器件，拓扑，最佳的开关频率是变化的。

3.高频确实产生很多很难解决的干扰问题，往往要找到干扰回路，然后采取一些措施。

4.为了继续维持电力电子变换器功率密度的增长趋势，高频肯定是趋势。只是针对高频设计的电力电子技术很不成熟，相关配套芯片没有达到要求，一些高频的电磁设计理论不完善和精确，使用有限元软件分析将大大增加开发周期。

希望对题主有所启发。